トランジスタサイズの最適化

前にCMOSの論理回路のスイッチ速度は負荷容量をドレイン電流で充放電する速度であることを述べたが、どの程度のドレイン電流を流せば良いのであろうか?

負荷を駆動する論理ゲートのトランジスタのサイズを大きくしてやれば、ドレイン電流が増えて速度は速くなる。しかし、大きいトランジスタを使った論理ゲートの入力容量が増えるので、その前の論理ゲートの負荷容量が増えて前段の速度は遅くなってしまう。これを補うためには、前段の論理ゲートのトランジスタサイズを大きくしてドレイン電流を増やしと、最後には、全部のトランジスタサイズが大きくなりかねない。

図1.5に示したように、最近の歪テクノロジを使う半導体プロセスではNMOSとPMOSトランジスタのドレイン電流の比は1.2～1.6倍程度になってきているが、メーカーによってその値が変わるので、以下では歴史的なNMOSがPMOSの2倍のドレイン電流という条件でトランジスタサイズの最適化について説明する。

エアブラシ·コンプレッサーを購入する方法

論理ゲートの伝搬遅延時間(スイッチに必要な時間)は負荷容量をトランジスタのドレイン電流で充電する時間で決まる。MOSトランジスタのドレイン電流が一定と理想化して考えると、図1.30に示すように負荷容量ClをPMOSトランジスタのドレイン電流で充電し、0VからVdd/2まで変化させるのに必要な時間が出力が0→1に変化する時の伝搬遅延時間Tupとなる。一方、NMOSトランジスタのドレイン電流で放電し、VddからVdd/2まで変化させるのに必要な時間が出力が1→0に変化するときの伝搬遅延時間Tdnである。

TupとTdnのどちらか遅い方がクロックサイクルタイムを決めてしまうので、両者の伝搬遅延が同程度になることが望ましい。このため、インバータや論理ゲートはPMOS側とNMOS側のドレイン電流が同じになるように設計されるのが普通である。

ここで注意が必要なのは、同じチャネル幅でもPMOSトランジスタはNMOSトランジスタの半分のドレイン電流であるという点と、トランジスタの直列接続は抵抗の直列接続と同様に、同じサイズのトランジスタを直列に接続すると流れる電流は半分になるという点である。

acryllicをカットする方法

これを考慮すると、インバータのトランジスタのチャネル幅は図1.31に示すように、NMOSは基準の1u(uはユニットの意味で具体的なサイズについては後で述べる)、半分の電流しか流せないPMOSは2uとすることで両者のドレイン電流をバランスさせる。

そして、2入力NANDゲートと2入力NORゲートのトランジスタのチャネル幅を図1.32に示す。2入力NANDゲートのn1とn2の二つのNMOSトランジスタは直列に接続されているので、インバータと同じドレイン電流にするためには、それぞれのトランジスタを2倍の2uサイズにする必要がある。一方、PMOSトランジスタは並列接続であるのでインバータと同じサイズで良く2uとなる。2入力NORゲートではPMOSトランジスタが2個直列に接続されているので、インバータの2倍の4uサイズが必要となる。しかし、NMOSトランジスタは並列接続であるので、インバータと同じ1uサイズで良い。

このように各トランジスタのサイズを選ぶと、どの論理ゲートもドレイン電流は同じであり、負荷容量を充放電するスピードは同じになる。

なお、並列に接続されたトランジスタは両方が同時にオンになると2倍のドレイン電流となるが、通常は、A、Bの一方の入力の変化に対する伝搬遅延時間が問題となるので、トランジスタ1個分の電流で考える。

インバータのトランジスタはPMOSが2uサイズ、NMOSが1uサイズであり、入力端子に接続されるトランジスタのゲート容量は3u分である。これに対して、2入力NANDゲートの場合はPMOSが2u、NMOSも2uで合計4uとなる。また、2入力NORゲートではPMOSが4u、NMOSが1uで合計5uとなる。

インバータの3u分の入力容量を基準とすると、2入力NANDは4/3倍、2入力NORは5/3倍の入力容量を持つことになる。これを逆に考えて、各論理ゲートの入力容量が同じになるサイズのトランジスタを使うと負荷容量の充放電電流はこの逆数の比率となり、単位負荷容量に対する伝搬遅延時間は2入力NANDは4/3倍、2入力NORは5/3倍ということになる。この遅延時間の増加比率はNANDやNORのような論理動作を行うために必要になるものであるので、これをLogical Effortと呼ぶ。このように計算した各論理ゲートのLogical Effort値を表1.1に示す。

CMOSプロセスの歴史の中ででは、同じサイズのPMOSトランジスタに対して、NMOSトランジスタは2倍程度の電流を流すことができるという半導体プロセスが常識であった。しかし、最近ではドレイン電流を増加させる歪シリコンという技術が一般化しており、この技術を使う場合、PMOSのドレイン電流の増加の度合いの方が大きく、NMOSとPMOSのドレイン電流の比は1.5から1.2程度まで近づいてきている。このような半導体プロセスを使う場合は、PMOS側とNMOS側の充放電電流が等しくなるトランジスタサイズが変わってくるので、Logical Effort の値は表1.1からずれてくる。

仮に、PMOSとNMOSトランジスタのチャネル幅あたりのドレイン電流が同じであるとすると、2入力NANDのLogical Effortは1.5、3入力NANDのLogical Effortは2.0となる。従って、使用する半導体プロセスのトランジスタ特性に合わせて各ゲートのLogical Effortを計算する必要がある。